Dieses Projekt zielt darauf ab, kompakte und leistungsstarke Architekturen zu erhalten, um neuronale Netze auf dem Chip zu implementieren. Der kombinierte Einsatz von Zeitkodierung durch eine geeignete nichtlineare Kodierung von Eingaben, zeitbasierter Berechnung und ereignisbasierter Verarbeitung kann zu neuen neuronalen Netzarchitekturen führen, die flächenmäßig kompakter sind und weniger Energie benötigen als herkömmliche Vektor-Vektor-Multiplikation oder Spike-basierte Berechnung.
Die Hauptziele dieses Projekts sind große ereignisbasierte neuronale Netze auf dem Chip bei zeitlich spärlichen Stimuli mit dem Ziel, die Rechenenergie und -fläche zu reduzieren; zeitbasierte Codierung in Hardware mit speicherbasierter Berechnung, wodurch der Einsatz von Multiplikationen, die den größten Teil des Platzes in IC-Designs einnehmen; Aufbau eines Demonstrators mit einem System-on-Chip (SoC), das eine Kamera plus dedizierten Beschleunigern implementiert und einem FPGA, der auf einer dedizierten Platine montiert ist, die auch die Optik für die Kamera beherbergt. Um dies zu erreichen, werden grundlegende Algorithmen simuliert, um verschiedene Alternativen zu vergleichen und einen Vergleich auf einem hohen Abstraktionsniveau herzustellen.
Die Implementierung und das Training von NN werden in PyTorch und anderen ähnlichen offenen Plattformen durchgeführt. Auch analoge und Mixed-Signal-Schaltungen werden auf Schaltplanebene in den in den Silicon Austria Labs verfügbaren Cadence / Synopsys-Plattformen entworfen und simuliert. Die in diesem Projekt durchgeführten Arbeiten legen die Grundlage für mehrere Anwendungen in 6G-Systemen, Industrie 4.0, IOT, Fernerkundung, Ultraschallsensorik und medizinischen Anwendungen und Kommunikation mit strengen Energie- und Rechenbeschränkungen. Die für DNNs entwickelten IC-Kerne können als allgemeiner Rahmen für die Integration von Intelligenz auf dem Chip dienen und mehrere Ad-hoc-IoT-basierte Anwendungen realisieren.
